IEEE1800SystemVerilog标准，即将更新！
2023-08-07 13:13:14
来源:面包芯语
(资料图片仅供参考)
2Unpacked array map function
支持数组的map函数，进行不同类型数组之间进行转换，而且map支持with结构，可以指定每个元素的转换操作。
3ifdef Boolean combination
如果你也曾陷入ifdfe/ifndef的连环嵌套，那你会这个feature感到欣喜。ifdef支持逻辑表达式，&&，||。
4Support for multiline strings
Systemverilog中的多行字符串，他要来了！使用"""的多行字符串在python，或者json5中较为常见，不久以后Systemverilog也可以支持这种语法了。
5Reals in Constraints and Covergroups
如果你正在从事数模验证，如RNM，AMS等，这个feature也是令人耳目一新。constraint中可以使用real类型的随机约束了。
6Chaining of method calls
如果一个function的返回值是一个class的handle时，可以直接使用Chaining of method调用了：F().xxx。
7Adding static ref arguments
移除了一些对ref类型function入参的限制，参考下图：
上述仅对部分下一代SystemVerilog可能增加的feature进行了介绍，除次外，还会有些已知错误的修复，目前的进度如下：
原文可参考DVCon相关论文原文：
芯片设计验证会议DVCon US 2023 论文集来了！~
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